在PCIe 5.0刚刚步入大众视野,相关设备尚显稀缺之时,这一接口标准已在最新发布的CPU中成为标配,无论是ARM阵营还是x86阵营,缺失PCIe 5.0支持的PPT都显得黯然失色。PCIe 5.0以32GT/s的带宽满足了当前绝大多数应用的需求,然而,面对大数据、人工智能、自动驾驶以及超高速以太网(800Gb/s)等对数据吞吐量有着极致追求的领域,PCIe 5.0的带宽余量很快将被耗尽。在此背景下,PCI-SIG如期发布了PCIe 6.0标准,将带宽再次提升一倍。
与以往通过提升传输频率来增加带宽的方式不同,PCIe 6.0采用了更为巧妙的编码变革手段,这一思路与PCIe 2.0到PCIe 3.0的升级有着异曲同工之妙。以PCIe 3.0为例,其通过将编码方式从8b/10b转变为128b/130b,编码效率提升了24%,从而在频率仅提升60%的情况下,实现了带宽的翻倍。受限于主板线材材质和成本考虑,PCIe 6.0同样选择了通过改变编码方式来提升带宽,这次引入的是PAM-4(Pulse Amplitude Modulation, 4-level)编码。
PAM-4并非新技术,它在超高速以太网编码中已有广泛应用,但将其应用于板级总线编码尚属首次。传统PCIe传输信号采用一对差分信号,解码时仅有0和1两种状态,即NRZ(Non-Return-to-Zero)编码。而PAM-4则在0和1之间划分出更多空间,使得一个周期内可以传输2个bit的信息,相当于从SLC到MLC的Flash存储单元转变。然而,编码级别的增加也带来了误码率的上升,为此,PCIe 6.0引入了FEC(Forward Error Correction)机制,通过定长FLIT(Flow Control Unit)和CRC(Cyclic Redundancy Check)来校验数据,并在出错时进行重发。由于定长FLIT的编码效率更高,PCIe 6.0不仅没有增加延迟,反而降低了延迟。
PAM-4的引入为PCIe未来继续通过编码方式提升带宽开辟了道路,让人对未来充满期待。除了带宽的提升,PCIe 6.0还引入了L0p链路状态,这一特性将在后续的链路ASPM(Active State Power Management,包括L0、L1、L0s和L0p)介绍中详细阐述。此外,自PCIe 4.0起引入的Retimer技术,同样适用于PCIe 5.0和6.0,我们将在未来的专文中进行介绍。
有人称PCIe 6.0是PCIe标准公布以来变化最大的一次,但笔者认为,它实际上是最为讨巧的一次升级,没有触及继续挑战传输频率这一技术和经济难题。PAM-4编码的引入,不仅提升了带宽,还保持了低延迟,为PCIe标准的未来发展奠定了坚实基础。 |